第1个回答 2007-05-14
对大家来说，所熟知的制造技术应该是从0.25微米开始，到1999年的0.18微米、2001年的0.13微米、2003年的90纳米(0.09微米)，以及2005年将要引入的65纳米(0.065微米)制造工艺。
在这个过程中，英特尔始终是领先了一步，ibm、摩托罗拉、amd、ti、富士通、台积电、联电等半导体企业一直都是落后了半拍。但它们对于新工艺的转换同样十分积极，虽然这些企业目前刚刚开始过渡到90纳米阶段，但新一代的65纳米技术同样处于开发阶段，有望在未来一两年内投入实用中。于是，半导体工业界将迎来全新的65纳米技术，而它将与双核心处理器一道成为it界的又一次盛宴。
导入新工艺的三大理由
半导体的工艺进步主要体现在线长(line length)的不断缩短上，所谓线长指的是芯片内各个硅晶体管连接导线的宽度。线宽越小，芯片的集成度就越高，同样面积的芯片内可以容纳下更多的晶体管，与之对应，晶体管自身的尺寸也相应的缩小。根据目前半导体制造产业的惯例，每隔两年，半导体芯片线宽都会减小30%(相当于原长的70%)。那么，这种改变究竟可以带来多少实质性的好处呢?
1、更高的芯片集成度
最直接的好处就是可以让芯片的集成度大大增加。我们知道，为了获得更高的性能，芯片内容纳的晶体管数会变得越来越多。对cpu而言，便是运算核心的增强和缓存单元的增大。第一代willamette核心的pentium 4只有4200万个晶体管，转变到northwood核心之后提高到5500万个，而到了现在的prescott核心，晶体管总数达到1亿2500万个。至于下一代的yonah双核心处理器，晶体管规模将突破3亿个。
为了尽可能提高性能，各厂商都热衷于增大缓存容量，而cpu的高速缓存要求运行在数ghz的高频率上，只能使用sram类型的存储逻辑。 sram的每一个比特位需要占用6个晶体管，存储密度很低，1mb容量的二级缓存就需要占用5000万个晶体管，这是一个相当惊人的数字。
目前在cpu的逻辑分布中，二级缓存占据的硅芯片面积甚至大于运算核心。而按照现有发展趋势，每隔两年cpu的二级缓存容量都会增大一倍。从 willamette(256kb)到northwood(512kb)、到prescott(1mb)，移动领域的banias(1mb)和 dothan(2mb)无不如此，而明年中期出现的yonah双核心处理器甚至将装备高达4mb的二级缓存，晶体管规模急剧提升。换一种说法，就是cpu 芯片的集成度越来越高，基本上与摩尔定律的内容相符合。
如果业界不引入新的技术，制造出更高集成度的cpu芯片将成为一项不可能完成的任务。因为芯片的晶体管数量越多，cpu芯片的尺寸变得越来越大，无论对制造成本、散热还是提高运行速度都相当不利，提升制造工艺成为业界共同的选择。反过来，采用先进的制造技术往往能让芯片拥有更出色的表现，从而在激烈的竞争中获得领先优势。
在过去几十年间，英特尔始终牢牢把握着这一项优势，几乎每年它们都投入巨资建设或升级自己的十几家芯片制造工厂，无论是在0.25微米、 0.18微米、0.13微米还是90纳米工艺，它们都比对手领先一步。同样，65纳米工艺也是英特尔领衔，我们将于2005年中期看到该工艺被用于新一代双核心处理器的生产。而相较之下，amd的速度比它晚了一年左右的时间。
2.更低的成本
提升制造工艺意味着巨额的资金投入，改造一条芯片生产线往往需要花费数十亿美金，如果没有庞大的财力，将无法完成这样的任务，事实上这也是其他厂商速度滞后的主要原因。但另一方面，制造工艺的升级可以带来芯片制造成本的降低。对于同样晶体管规模的半导体芯片，新工艺意味着更小的核心面积(芯片的制造成本与核心面积的平方成正比)，那么，同样尺寸的硅晶圆上就可以生产出数量更多的芯片，创造出更多的产值，平均计算一下不难发现每个芯片的直接制造成本实际上是下降了。每一种芯片的产量数以千万计，节约下来的成本完全抵冲了工艺提升所需的巨额投入，正是受到实际利益的驱使，各个半导体厂商才会不遗余力对制造工艺进行一再升级。
我们不妨来看看实际的例子。northwood核心、512kb二级缓存的pentium 4 c拥有5500万个晶体管，它的核心面积为131/146平方毫米。而prescott核心、1mb缓存的新版pentium 4拥有高达1亿2500万个晶体管，但它的核心尺寸降低到112平方毫米。
在良品率相当的前提下，prescott的制造成本低于前者，这也是prescott一上市就以低价面貌出现的原因之一，当然也不排除竞争的原因。同样，amd、ibm、三星等厂商也在每次新工艺引入中直接受益。即便不为了提高芯片的性能，单单降低成本、提升产品竞争力这一项就足以让各半导体厂商作出提升工艺的决定。
3.更低的功耗与更高的工作频率
对半导体芯片来说，新工艺往往可以带来运算性能和电气性能双方面的改进。一个非常简单的事实就是，同样的半导体芯片，若用先进工艺制造往往可以带来功耗的明显降低，而低功耗同时又意味着芯片的工作频率可以继续向上提升一个等级，这在过去的实践中也得到极好的例证。amd的athlon xp就是因为工艺的一再升级，工作频率得到不断的提升，使其市场生命力长达5年之久，创下单个cpu架构的新纪录。
另一方面，低功耗可以让pc更节能，对散热设计不会带来什么压力，安静、低噪音运行可以得到充分保障。反之，若半导体芯片功耗太高，不可避免将出现运行过程中高热、高噪音的状况，用户对此向来是深恶痛绝。
不过，在从0.13微米到90纳米的工艺升级中我们并没能看到这一点。大家可以看到，90纳米工艺的prescott比之前的pentium 4在功耗上高出一大截，这主要是由于cpu设计方案发生改变所致。另一方面，90纳米工艺所产生的晶体管漏电问题一直没有得到应有的解决，芯片功耗降低的效应体现得并不明显。同样，amd也碰到了类似的情况?0纳米工艺制造的athlon 64新品在功耗方面与同频率、0.13微米工艺的产品相当，晶体管漏电问题同样是罪魁祸首，关于这个问题我们会在下文中进行深入的探讨。
intel半导体工艺发展蓝图
在介绍65纳米技术之前，我们有必要来了解一下英特尔在半导体制造工艺领域的发展计划。在下面这个处理器晶体管规模的曲线图中，我们可以看到英特尔基本上严格遵守摩尔定律，芯片的集成度保持18个月翻一番甚至更快的上升节奏。
目前，英特尔所拥有最高集成度的芯片应该是montecito核心的itanium处理器，montecito集成两个cpu核心，缓存单元的容量达到26.5mb，而晶体管规模高达17.2亿个，超出了摩尔定律的定义。英特尔打算用90纳米工艺来生产montecito，这不可避免使它的生产成本极其高昂，考虑到itanium产品线的定位，90纳米的高成本也是可以接受的。再者，这也是目前65纳米工艺尚无法进入实用阶段的权宜之计。
在工艺发展上，英特尔有自己的一套严格计划，我们可以从下表中很清楚看到相关的细节。2001年，引入代号为px60的130纳米工艺，晶体管门长度为70纳米，使用200/300毫米的硅晶圆加工生产。2003年，引入代号为p1262的90纳米工艺，晶体管门长度降低到50纳米，全面使用 300毫米的硅晶圆。2005年，引入代号为p1264的65纳米工艺，晶体管的门长度只有35纳米，同样使用300毫米晶圆。而到了2007年，代号为 p1266的45纳米工艺将被及时引入，晶体管门长度只有25纳米尺度。2009年，代号p1268的32纳米工艺导入，晶体管门长度降低到18纳米的惊人尺度。
在这之后，硅半导体制造技术将会出现原子极限，但可以保证，至少到2009年，摩尔定律都是有效的。英特尔在研发65纳米工艺之时并没有忘记前瞻性的研究，例如euv深紫外光光刻机技术，为2010年后半导体芯片准备的三门晶体管技术等等，在后文中我们也会对这些内容作一定的介绍。
65纳米工艺制造的70mbit容量sram芯片，面积只有110平方毫米。
可以看到，现在正处于从90纳米向65纳米转换的关口。英特尔的65纳米技术由位于俄勒冈州hillsboro的英特尔90纳米开发工厂(称为 d1d)开发，在2005年8月份，它就宣布65纳米技术已经开发成功并制造出sram芯片样品。该sram的容量达到70mbit(相当于 8.75mb)，包含了5亿多个晶体管，每个晶体管栅极(打开和关闭晶体管的开关)的尺寸只有35纳米，相当于目前90纳米技术的70%，人体的一个红细胞都比它大上100倍之多。
另外，英特尔在晶体管内部使用了低k值(低介电常数)的新材料来提高芯片中的信号速度，而在晶体管之间栅极则使用厚度为1.2纳米的氧化物材料，有利于降低栅极电容，缓解电流泄漏的问题，最终有效降低芯片的功耗。在现有的90纳米工艺上，英特尔就没能解决这个问题，电流泄漏造成芯片功耗不降反增。
此外，英特尔在65纳米工艺中成功开发出八个铜互联层结构，达到了相当高的工艺水平。毫无疑问，65纳米工艺令芯片的面积大大缩小，集成度也创下新高，所公布的70mbit容量、65纳米工艺制造的sram芯片本身只占据110平方毫米的面积，若将容量降到4mb，那么芯片本身只需占据50平方毫米左右，即使加上两个cpu内核，一枚芯片所占据的面积也只有100平方毫米，成本比现在的pentium 4还要低，这充分说明65纳米工艺的优越性。
65纳米sram芯片的基本存储单元，白虚线区域的面积只有0.57平方微米。
65纳米的几项关键技术(一)
从90纳米工艺向65纳米的转变过程中，引入各项先进技术是必然的事情。具体来说，英特尔的65纳米工艺包含新的生产设备、新型半导体材料以及新的设计方案等三方面的研究。其中生产设备负责硅晶圆上65纳米宽度连接线路的生成，所指的主要就是光刻机。新型半导体材料，用于提升晶体管性能或克服先进工艺带来的一些负面效应(如漏电流现象增大)。至于新的设计方案，更多是为了适应芯片高集成度带来的新问题，英特尔将在65纳米工艺中引入的“睡眠晶体管”技术就是为了尽可能降低芯片的功耗。
印刷电路的制造与光刻设备
制造半导体芯片最重要的设备就是光刻机。我们知道，半导体芯片制造过程包含硅晶圆制造、光罩设计、芯片生成和芯片封装等四大步骤，其中，硅晶圆是在专业化的上游工厂完成，而真正决定线宽尺度的关键工作是“光罩设计”—芯片电路在设计完毕之后，提交给制造工厂。
光罩的设计和显影过程，逻辑电路在硅芯片上生成。
接着，工程人员使用规定波长的紫外线(对应设备为光刻机)照射硅晶圆，而光罩被放置在硅晶圆与照射的光源之间，光罩的金属铬膜就会遮挡光线，没有金属铬膜的地方，紫外线将透过玻璃或石英到达硅片上，形成所需要的图形(这个过程也被称为“显影”，图4)。容易看出，芯片内晶体管连接导线的宽度就取决于光罩的设计和光刻机所采用紫外线的波长，由于制造光罩使用电子束技术，可以达到相当高的精度，这样芯片的线宽尺度实际上是完全依赖于光刻机所发出紫外线的具体波长。波长越短，光路的干涉和衍射现象就越不明显，晶体管就可以达到更小的线宽。
既然光刻机是决定芯片线宽尺寸的关键，那么所有的重点就被转移到光刻机的设计上来。要命的是，光刻机是一个高度精密且价格高昂的设备，基本上无法完全依靠第三方公司提供，有实力的半导体厂商基本上都是自行研发或改造设备，同样，英特尔也是走这样的道路并获得相当的成就。
针对65纳米工艺的需要，英特尔设计出被称为“交互相移掩模(alternating phase shift masks)”的新颖技术，这项技术能够让193纳米波长的光刻设备继续用于65纳米工艺的芯片制造中，而该设备目前广泛用于90纳米精度的芯片生产中。英特尔的目标是让现在的248纳米波长的光刻设备也能够得到再利用，该设备现在用于130纳米工艺的芯片制造。如果不用大规模更换设备，65纳米工艺的实施成本便能够显著降低，芯片的量产工作也得以快速实现，这对英特尔扭转当前不利形势可谓是至关重要的一环。
集成电路的完整制造流程
65纳米的几项关键技术(二)
材料技术--增强型应变硅(strained silicon)
应变硅技术在英特尔的90纳米工艺中得到采用，大家可能会认为这项技术徒有虚名，因为采用该技术的prescott在功耗方面令人极度失望。事实并非如此，应变硅技术的着眼点并非降低功耗，而是加速晶体管内部电流的通过速度，让晶体管获得更出色的效能。所谓应变硅，指的是一种仅有1.2纳米厚度的超薄氧化物层，利用应变硅代替原来的高纯硅制造晶体管内部的通道，可以让晶体管内的原子距离拉长，单位长度原子数目变少，当电子通过这些区域时所遇到的阻力就会减少，由此达到提高晶体管性能的目的。
90纳米工艺中的应变硅实际上是使用硅锗(pmos)和含镍的硅化物(nmos)两种材料，二者均可使晶体管的激励电流平均提升20%左右，所付出的成本提升代价则只有2%，费效比是非常明显的。反映到实际指标上，就是处理器可以工作在更高的工作频率上，单就这个因素而言，prescott的表现还是非常值得肯定的。
在65纳米工艺中，英特尔决定采用更先进的第二代高性能应变硅，该技术可以让晶体管的激励电流进一步提升到30%，优于90纳米工艺中的第一代应变硅。英特尔表示，凭借这项技术，英特尔可以确保在65纳米工艺中继续领先。而鉴于应变硅技术的明显效果，ibm、amd等半导体企业都准备开发类似的技术。
标准掩模(standard mask)、相移掩模(phase shift mask)以及硅晶圆上已经印制好的线路(printed lines on si wafer)比较。应变硅技术可减弱通道中电流的阻力
材料技术--高k值材料
与应变硅加速晶体管内电流速度相反，在不同晶体管之间需要更好的绝缘，以避免电流泄漏的问题。在90纳米工艺之前，这个问题并不严重，因为晶体管之间有较长的距离。但转换到90纳米工艺之后，不同晶体管的间距变得非常之短，电流泄漏现象变得异常严重。而为了抵消泄漏的电流，芯片不得不要求更大的供电量，造成的直接后果就是芯片功耗增加。我们可以看到，无论英特尔还是amd，90纳米工艺制造的产品都没有在功耗方面表现出应有的优势，而按照惯例，每次新工艺都会让同型芯片的功耗降低30%左右。
对于65纳米工艺来说，这个问题到了非解决不可的地步。ibm和amd都采用soi(绝缘层上覆硅，silicon on insulator)技术，soi有效隔断了各电极向衬底流动的漏电流，使之只能够通过晶体管流动，但它对于同级晶体管之间的阻隔效果并不理想。英特尔早先认为soi技术难度太大，所以没在此花费功夫。
当然，他们也认为无法继续用二氧化硅做为晶体管的门—通道之间的绝缘层。为此，英特尔决定采用高k值的氧化物材料来制造晶体管的栅极，英特尔称之为“高k门电介质”(high k gate dielectric)。这种材料对电子泄漏的阻隔效果可以达到二氧化硅的10000倍，电子泄漏基本被阻断，这样就可以在绝缘层厚度降低到0.1纳米时还拥有良好的电子隔绝效果。
不过，使用高k电介质材料来替代二氧化硅要面对许多技术问题，例如高k介质器件的门限电压可能迅速窜升到500毫伏甚至更高，芯片在运行过程中受热升温后，晶体管的门限电压也将以不可预测的幅度来回摆动，这些问题很可能影响芯片的稳定性。为此，找到具有高稳定性的高k值材料至关重要，英特尔没有透露65纳米工艺将使用哪一种高k值材料，但他们声称这些问题都已经得到良好的解决。若高k材料得到成功应用，英特尔将在65纳米工艺上遥遥领先对手，该工艺生产的cpu芯片将会具有相当出色的功耗表现，目前prescott高功耗的麻烦将一去不复返。
材料技术--低k电介质材料
在90纳米工艺中，英特尔只能实现7层铜互联结构，而ibm大约在2000年时就成功研发出8层铜互联技术。进入到65纳米工艺之后，英特尔终于实现了8层铜互联结构，每一个芯片可以容纳8个不同的逻辑电路层。层数越多，芯片占据的面积就越小，成本越低，但同时也要面对更多的技术问题。
例如，不同的电路层需要用导线连接起来，为了降低导线的电阻(r值)，各半导体厂商都采用金属铜来代替以往的金属铝(这也是“铜互联”的得名由来)。其次，两个电路层之间会产生一定的电容效应(c值)，由导线电阻r和层间寄生电容c共同产生的rc延迟决定着芯片的高速性能。电路层越多，rc延迟就越高，芯片不仅难以实现高速度而且会增加能耗。使用电阻率更低的铜代替铝作为导线，可以一定程度降低rc延迟。但在此之后，电路层之间的寄生电容c对 rc延迟就起到主要的影响了。
解决这个问题并不难。由于寄生电容c正比于电路层隔绝介质的介电常数k，若使用低k值材料(k<3)作为不同电路层的隔绝介质，问题便迎刃而解了。英特尔为65纳米工艺准备了一种k值很低的含碳氧化物(carbon doped oxide，cdo)，但他们也未具体说明氧化物的类型，我们也就无法作进一步的介绍。
让晶体管“睡眠”
虽然新工艺引入一定程度上降低了芯片的功耗，但为了尽可能获得高性能，芯片的规模一再扩大、频率飞速提升，它的功耗水平也一直在缓慢地向上提升，到现在，主流处理器的功耗超过百瓦，而且还一直呈现向上提升态势。但是，对应的散热技术并没有任何革命性的进步，为功耗高达百瓦的cpu散热已经接近极限—基于这个理由，英特尔不得不放弃netburst架构转入双核心体系，最近英特尔取消了4ghz的prescott处理器也是因为同样的原因。
转变处理器设计思路是解决问题的根本办法，但制造技术的改进同样可以起到良好的缓解作用。众所周知，cpu的缓存单元从来都是发热大户，尤其是二级缓存占据晶体管总量的一半不止、对功耗的“贡献”也极为可观。为了降低大容量缓存带来的高热量，英特尔为其65纳米sram芯片中引入了全新的“睡眠晶体管”功能，当sram内的某些区域处于闲置状态时，睡眠晶体管就会自动切断该区域的电流供应，从而令芯片的总功耗大大降低。此时，睡眠晶体管可以看作是sram的小型控制器，虽然它们自己并不会进入睡眠状态，但却可以控制sram单元的晶体管进行“睡眠”。
这项技术与pentium m的低功耗缓存设计有异曲同工之妙，虽然这二者在原理上并不相同。“睡眠晶体管”是在半导体制造技术层级上实现，可用于任何架构的cpu芯片，而 pentium m的低功耗缓存则是一项电路控制技术，它只对pentium m架构的产品有效，其他处理器若要有类似的功能就必须改变逻辑设计。不难看出，英特尔的“睡眠晶体管”技术更有通用价值，未来的itanium、 xeon、桌面处理器和移动处理器都可以从中受益。
使用高k材料制造晶体管的栅极，可很好解决电流泄漏的问题。
使用低k电介质材料隔绝多个电路层，可有效降低层间的寄生电容，提高芯片性能。
bbul封装走上前台
从物理上看，半导体芯片是极其脆弱的，需要一个外壳将它严密保护起来。再者芯片本身也需要一定的信号引脚与外部相连，完成这项职能的就是芯片的封装。而封装在完成这两项基本功能的同时还影响芯片的电气性能。为此，在芯片集成度越来越高、运行性能越来越快的同时，封装技术也必须进行同步的革新。
在90纳米工艺上，英特尔引入一种lga封装技术，这种封装的主要改变就是将传统的信号针脚改为半球状的触点，再与对应cpu插座内弹性触须相接触。这种连接方式的优点是可以提供高质量的连接信号，保证cpu的高频稳定性，但缺点在于物理可靠性不佳，cpu插座内的弹性触须颇为脆弱，容易导致主板物理损毁。那么，65纳米时代，英特尔会拿出什么样的新型封装技术呢?
左为普通的sram子块，在闲置状态下仍然会出现较大的电流泄露;右为带有睡眠晶体管的65纳米sram子块，若处于非激活状态下，睡眠晶体管会自动切断电流供应。
最有可能采用的将是人们差不多淡忘的bbul封装。bbul(bumpless build-up layer，无凸块增层)封装技术早在2001年10月份就对外披露，当时英特尔宣称这项技术为“未来微处理器设计”，准备在5到6年之内投入使用，从时间来看与65纳米技术基本吻合。据悉，bbul封装允许让处理器包含超过十亿个晶体管，最高工作频率突破20ghz，电气性能极其优异。而它的结构与现有各种封装技术都有很大的差异。
我们知道，无论是amd、英特尔还是ibm的处理器，虽然采用的封装技术名称不同，但基本结构都非常类似。cpu核心与基板彼此分开制造，封装时将cpu核心放在基板中央的预定位置上，并通过微细的锡球(tiny solder balls)将它们焊接在一起，cpu核心自然就位于封装的最上方。这种封装的芯片高度一般在2毫米以上，cpu核心占据1毫米厚度，电路基板占据额外的 1毫米。其优点是芯片上部表面可直接与散热器接触，能够获得较好的散热效果。但它的缺陷同样也十分明显，结构复杂，封装过程是一个非常精细的工作，封装的良品率不高，再者，信号传输距离较长并且通过多次转接，寄生电感和能耗都比较高，很难适应未来高性能处理器的需要。
现有fc-pga封装技术与bbul技术的结构对比
bbul封装的结构与这些封装技术完全不同，cpu内核不再是放在基板的上方，而是内嵌入基板的特定位置中，cpu内核看起来就被深埋在内部，这样就避免了繁杂的焊接过程以及影响硅核性能的熔化步骤，让cpu核心可以更直接、更贴合地与基板连接。该封装的所有金属互连层都位于底部，处在芯片和信号引脚之间，这样就不再需要辅助的有机物隔层，让信号直接通过，高频信号稳定性可以得到充分保证。同样因为没有了接触垫，工程师们就可以在底部安排更多的互连电路。现有处理器需要6到7层的金属连接层，而bbul封装的芯片只需要3层左右，整枚芯片的厚度甚至可以压缩在1毫米以内，和一张信用卡厚度差不多。
bbul封装的真正优势应该体现在电气性能方面，这项技术可以将处理器的寄生电感降低30%以上，处理器的整体功耗因此得到显著降低。再者， bbul封装需要的导线长度很短，可直接在基板pcb表层进行直接布线处理，因此bbul具有相当高的信号稳定性，可以很好满足高频率cpu的实际需要。第三，bbul封装具有很强的可扩展性，例如可以轻易在同一个基板上封装容纳多枚cpu芯片，以节省多路系统所占据的空间。要注意它与双核心设计不同，前者为物理层面，后者则是在逻辑层面上。
bbul封装的芯片(不包括引脚)，上下分别为正反面。
最迟到2007年，bbul封装会被用于英特尔的cpu芯片中，它的积极意义显而易见。更好的电气特性让cpu高速运行得到保障，虽然英特尔放弃了一味追求高频率的发展路线，但在下一代芯片中采用bbul封装仍然是非常明智的做法，尤其对于移动型处理器来说，bbul封装所具有的超薄特性对笔记本电脑厂商相当有利，至少设计出更薄的产品，或者挪出更多的空间给散热模块都成为可能。
总结
作为半导体制造技术的先行者，英特尔在65纳米大潮中再次遥遥领先，它的65纳米工艺已经开发完毕并实现样品制造，下一步的工作就是为大规模的量产开发做好准备。除了俄勒冈州的d1d工厂外，英特尔还投入20亿美元巨资改造位于爱尔兰的fab 24-2芯片制造厂。该工厂准备于2006年前投入65纳米芯片的大批量生产，而俄勒冈州的d1d工厂则会首先进入先期投产阶段，之后其他的十几座芯片工厂也都逐渐进行新工艺的转换。
如果你关注过英特尔在2005年的处理器发展计划，便不难知道这意味着史无前例的全面更新。更高集成度、拥有双个cpu核心的处理器将进入到 pc中，包括服务器、工作站、台式机和笔记本电脑将全面转向双核心处理器，而采用双核心设计加上翻倍的缓存单元令芯片集成度狂增，为了降低制造成本和功耗的压力，引入65纳米技术可谓是恰逢其时。不出意外的话，我们会看到英特尔重新恢复领先地位。性能不输于对手的全新一代处理器，令人垢病的高功耗一去不复返，主流产品的最高功耗可在70瓦以内，移动产品在性能翻倍的同时保持更出色的功耗水准。当这些产品真正进入到主流市场的时候，恢复传统优势看来不会有太大的问题，虽然amd的athlon 64系列足够优秀，但落后一代的制造工艺不可避免拖了后腿。
这种cpu制nforce4芯片的主板好点
第2个回答 2007-05-14
AMD的cpu常见的有两个系列，一是原来就有的速龙即常说的XP系列，主攻中高端，与Inter的奔腾系列争夺市场。一是去年八月份新推出的闪龙系列，代替原来的毒龙与Inter的赛扬在低端市场火拼。性能方面来说CPU的处理性能不应该去看主频，而INTEL正是基于相当相当一部分人对CPU的不了解，采用了加长管
线的做法来提高频率，从而误导了相当一部分的人盲目购买。CPU的处理能力简单地说可以看成：实际
处理能力=主频*执行效率，就拿P4E来说他的主频快是建立在使用了更长的管线基础之上的，而主频
只与每级管线的执行速度有关与执行效率无关，加长管线的好处在与每级管线的执行速度较快，但是管
线越长（级数越多）执行效率越低下，AMD的PR值可能会搞得大家一头雾水，但是却客观划分了与其
对手想对应的处理器的能力。为什么实际频率只有1.8G的AMD 2500+处理器运行速度比实际频率
2.4G的P4-2.4B还快？为什么采用0.13微米制程的Tulatin核心的处理器最高只能做到1.4G，反而采用
0.18微米制程的Willamette核心的处理器却能轻松做到2G？下面我们就来分析一下到底是什么原因导
致以上两种“怪圈”的存在。
每块CPU中都有“执行管道流水线”的存在（以下简称“管线”），管线对于CPU的关系就类似汽车组
装线与汽车之间的关系。CPU的管线并不是物理意义上供数据输入输出的的管路或通道，它是为了执行
指令而归纳出的“下一步需要做的事情”。每一个指令的执行都必须经过相同的步骤，我们把这样的步
骤称作“级”。管线中的“级”的任务包括分支下一步要执行的指令、分支数据的运算结果、分支结果
的存储位置、执行运算等等…… 最基础的CPU管线可以被分为5级： 1、取指令 2、译解指令 3、演
算出操作数 4、执行指令 5、存储到高速缓存 你可能会发现以上所说的5级的每一级的描述都非常的
概括，同时如果增加一些特殊的级的话，管线将会有所延长： 1、取指令1 2、取指令2 3、译解指令1
4、译解指令2 5、演算出操作数 6、分派操作 7、确定时 8、执行指令 9、存储到高速缓存1 10、存
储到高速缓存2 无论是最基本的管线还是延长后的管线都是必须完成同样的任务：接受指令，输出运算
结果。两者之间的不同是：前者只有5级，其每一级要比后者10级中的每一级处理更多的工作。如果除
此以外的其它细节都完全相同的话，那么你一定希望采用第一种情况的“5级”管线，原因很简单：数
据填充5级要比填充10级容易的多。而且如果处理器的管线不是始终充满数据的话，那么将会损失宝贵
的执行效率——这将意味着CPU的执行效率会在某种程度上大打折扣。
那么CPU管线的长短有什么不同呢？——其关键在于管线长度并不是简单的重复，可以说它把原来的每
一级的工作细化，从而让每一级的工作更加简单，因此在“10级”模式下完成每一级工作的时间要明
显的快于“5级”模式。最慢的（也是最复杂）的“级”结构决定了整个管线中的每个“级”的速度—
—请牢牢记住这一点！ 我们假设上述第一种管线模式每一级需要1个时钟周期来执行，最慢可以在1ns
内完成的话，那么基于这种管线结构的处理器的主频可以达到1GHz（1/1ns = 1GHz）。现在的情况
是CPU内的管线级数越来越多，为此必须明显的缩短时钟周期来提供等于或者高于较短管线处理器的性
能。好在，较长管线中每个时钟周期内所做的工作减少了，因此即使处理器频率提升了，但每个时钟周
期缩短了，每个“级”所用的时间也就相应的减少了，从而可以让CPU运行在更高的频率上了。
如果采用上述的第二种管线模式，可以把处理器主频提升到2GHz，那么我们应该可以得到相当于原来
的处理器2倍的性能——如果管线一直保持满载的话。但事实并非如此，任何CPU内部的管线在预读取
的时候总会有出错的情况存在，一旦出错了就必须把这条指令从第一级管线开始重新执行，稍微计算一
下就可以得出结论：如果一块拥有5级管线的CPU在执行一条指令的时候，当执行到第4级时出错，那
么从第一级管线开始重新执行这条指令的速度，要比一块拥有10级管线的CPU在第8级管线出错时重新
执行要快的多，也就是说我们根本无法充分的利用CPU的全部资源，那么我们为什么还需要更高主频的
CPU呢？？
回溯到几年以前，让我们看看当时1.4GHz和1.5GHz的奔腾四处理器刚刚问世之初的情况：当时Intel公
司将原奔腾三处理器的10级管线增加到了奔腾四的20级，管线长度一下提升了100％。最初上市的
1.5GHz奔腾四处理器曾经举步维艰，超长的管线带来的负面影响是由于预读取指令的出错从而造成的
执行效率严重低下，甚至根本无法同1GHz主频的奔腾三处理器相对垒，但明显的优势就是大幅度的提
升了主频，因为20级管线同10级管线相比，每级管线的执行时间缩短了，虽然执行效率降低了，但处
理器的主频是根据每级管线的执行时间而定的，跟执行效率没有关系，这也就是为什么采用0.18微米
制程的Willamette核心的奔腾四处理器能把主频轻松做到2G的奥秘！ 固然，更精湛的制造工艺也能对
提升处理器的主频起到作用，当奔腾四换用0.13微米制造工艺的Northwood 核心后，主频的优势才大
幅度体现出来，一直冲到了3.4G，长管线的CPU只有在高主频的情况下才能充分发挥优势——用很的
频率、很短的时钟周期来弥补它在预读取指令出错时重新执行指令所浪费的时间。 但是，拥有20级管
线、采用0.13微米制程的Northwood核心的奔腾四处理器的理论频率极限是3.5G，那怎么办呢？Intel
总是会采用“加长管线”这种屡试不爽的主频提升办法——新出来的采用Prescott核心的奔腾四处理器
（俗称P4-E），居然采用了31级管线，通过上述介绍，很明显我们能得出Prescott核心的奔四处理器
在一个时钟周期的处理效率上会比采用Northwood核心的奔四处理器慢上一大截，也就是说起初的P4-
E并不比P4-C的快，虽然P4-E拥有了更大的二级缓存，但在同频率下，P4-E绝对不是P4-C的对手，只
有当P4-E的主频提升到了5G以上，才有可能跟P4-3.4C的CPU对垒，著名的CPU效能测试软件SuperPi
就能反应出这一差距来：P4-3.4E的处理器，运算Pi值小数点后100万位需要47秒，这仅相当于P4-
2.4C的成绩，而P4-3.4C运算只需要31秒，把同频率下的P4-3.4E远远的甩在了后面！！ AMD 2500+
处理器，采用了10级管线，只有1.8G的主频却能匹敌2.4G的P4；苹果电脑的G4处理器，更是采用了7
级管线，只有1.2G的主频却能匹敌2.8C的P4，这些都要归功于更短的管线所带来的更高的执行效率，
跟它们相比，执行效率方面Intel输在了管线长度上，但主频提升方面Intel又赢在了管线长度上，因为
相对于“管线”这个较专业的问题，大多数消费者还是陌生的，人们只知道“处理器的主频越高速度就
越快”这个片面的、错误的、荒谬的理论！！这就是Intel的精明之处！！！
第3个回答 2007-05-14
制造工艺越小越好
通常我们所说的CPU的“制作工艺”指得是在生产CPU过程中，要进行加工各种电路和电子元件，制造导线连接各个元器件。通常其生产的精度以微米（长度单位，1微米等于千分之一毫米）来表示，未来有向纳米（1纳米等于千分之一微米）发展的趋势，精度越高，生产工艺越先进。在同样的材料中可以制造更多的电子元件，连接线也越细，提高CPU的集成度，CPU的功耗也越小。
制造工艺的微米是指IC内电路与电路之间的距离。制造工艺的趋势是向密集度愈高的方向发展，。密度愈高的IC电路设计，意味着在同样大小面积的IC中，可以拥有密度更高、功能更复杂的电路设计。微电子技术的发展与进步，主要是靠工艺技术的不断改进，使得器件的特征尺寸不断缩小，从而集成度不断提高，功耗降低，器件性能得到提高。芯片制造工艺在1995年以后，从0.5微米、0.35微米、0.25微米、0.18微米、0.15微米、0.13微米、90纳米一直发展到目前最新的65纳米，而45纳米和30纳米的制造工艺将是下一代CPU的发展目标。
提高处理器的制造工艺具有重大的意义，因为更先进的制造工艺会在CPU内部集成更多的晶体管，使处理器实现更多的功能和更高的性能；更先进的制造工艺会使处理器的核心面积进一步减小，也就是说在相同面积的晶圆上可以制造出更多的CPU产品，直接降低了CPU的产品成本，从而最终会降低CPU的销售价格使广大消费者得利；更先进的制造工艺还会减少处理器的功耗，从而减少其发热量，解决处理器性能提升的障碍.....处理器自身的发展历史也充分的说明了这一点，先进的制造工艺使CPU的性能和功能一直增强，而价格则一直下滑，也使得电脑从以前大多数人可望而不可及的奢侈品变成了现在所有人的日常消费品和生活必需品。
网吧用的话不建议用AMD的，个人装机AMD性价比高，对于网吧长时间开机用Intel的机子比较好，公认的Intel的发热比AMD少的多，我自己装了AMD的，开1天电脑和热的受不了，卡的要死
第4个回答 2007-05-14
说性能上呢绝对是0.06的强.但65NM的采用的是低耗的功能. 通常我们所说的CPU的 制作工艺 指得是在生产CPU过程中 要进行加工各种电路和电子元件 制造导线连接各个元器件。通常其生产的精度以微米（长度单位 1微米等于千分之一毫米）来表示 未来有向纳米（1纳米等于千分之一微米）发展的趋势 精度越高 生产工艺越先进。在同样的材料中可以制造更多的电子元件，连接线也越细，提高CPU的集成度，CPU的功耗也越小。
制造工艺的微米是指IC内电路与电路之间的距离。制造工艺的趋势是向密集度愈高的方向发展，。密度愈高的IC电路设计 意味着在同样大小面积的IC中 可以拥有密度更高 功能更复杂的电路设计。微电子技术的发展与进步，主要是靠工艺技术的不断改进 使得器件的特征尺寸不断缩小 从而集成度不断提高，功耗降低，器件性能得到提高。芯片制造工艺在1995年以后，从0.5微米、0.35微米、0.25微米、0.18微米、0.15微米、0.13微米、90纳米一直发展到目前最新的65纳米，而45纳米和30纳米的制造工艺将是下一代CPU的发展目标。
提高处理器的制造工艺具有重大的意义，因为更先进的制造工艺会在CPU内部集成更多的晶体管，使处理器实现更多的功能和更高的性能；更先进的制造工艺会使处理器的核心面积进一步减小，也就是说在相同面积的晶圆上可以制造出更多的CPU产品，直接降低了CPU的产品成本，从而最终会降低CPU的销售价格使广大消费者得利；更先进的制造工艺还会减少处理器的功耗，从而减少其发热量，解决处理器性能提升的障碍.....处理器自身的发展历史也充分的说明了这一点，先进的制造工艺使CPU的性能和功能一直增强，而价格则一直下滑，也使得电脑从以前大多数人可望而不可及的奢侈品变成了现在所有人的日常消费品和生活必需品。
这个是有点是自己写有点是复制给你参考的.
第二个问题.我觉得在X2 3600+的平台中 捷波 悍马这款板就做得十分不错. 十分具性价比.完全够发挥3600+超频的性能限制. 做工也非常不错。
一般来说 550芯片的可以应付3600+了。 570的贵点.但胜在以后有升级潜力.