电机驱动芯片SA57U的英文说明PDF的翻译
VS: Supply voltage for the output transistors. These pins require decoupling (1μF capacitor with good high frequency
characteristics is recommended) to the PGND pins. The decoupling capacitor should be located as close to the VS
and PGND pins as possible. Additional capacitance will be required at the VS pins to handle load current peaks and
potential motor regeneration. Refer to the applications section of this datasheet for additional discussion regarding
bypass capacitor selection. Note that Vs pins 29-31 carry only the phase 1 supply current. Pins 46-49 carry supply
current for phase2. Phase 1 may be operated at a different supply voltage from phase 2. Only the B & C supply pins
(46-49) are monitored for undervoltage conditions.
OUT 1 , OUT 2: These pins are the power output connections to the load. NOTE: When driving an inductive load, it
is recommended that two Schottky diodes with good switching characteristics (fast tRR specs) be connected to each
pin so that they are in parallel with the parasitic back-body diodes of the output FETs. (See Section 2.6)
PGND: Power Ground. This is the ground return connection for the output FETs. Return current from the load flows
through these pins. PGND is internally connected to SGND through a resistance of a few ohms. See section 2.1 of
this datasheet for more details.
SC: Short Circuit output. If a condition is detected on any output which is not in accordance with the input commands,
this indicates a short circuit condition and the SC pin goes high. The SC signal is blanked for approximately
200ns during switching transitions but in high current applications, short glitches may appear on the SC pin. A high
state on the SC output will not automatically disable the device. The SC pin includes an internal 12kΩ series resistor.
1b, 2b: These Schmitt triggered logic level inputs are responsible for turning the associated bottom, or lower Nchannel
output FETs on and off. Logic high turns the bottom N-channel FET on, and a logic low turns the low side
N-channel FET off. If 1b or 2b is high at the same time that a corresponding 1t or 2t input is high, protection circuitry
will turn off both FETs in order to prevent shoot-through current on that output phase. Protection circuitry also includes a dead-time generator, which inserts dead time in the outputs in the case of simultaneous switching of the
top and bottom input signals.
1t, 2t: These Schmitt triggered logic level inputs are responsible for turning the associated top side, or upper Pchannel
FET outputs on and off. Logic high turns the top P-channel FET on, and a logic low turns the top P-channel FET off.
追加100共200分,给翻译准确的人,否则送给同学了.
接上
特色推荐PGND)。这个去耦电容应该安装在靠近
PGND别针,是不可能的。额外电容将被要求在对针来处理负载电流的波峰和波谷
潜在的汽车再生。参阅申请额外的数据,这段论述
旁路电容的选择。注意与销29 - 31只携带的第一阶段,电流。46 - 49针携带供应
phase2电流。第一阶段,可以运行在不同的电源电压从第二期。只有B和C供应
(46 - 49)进行了馈线线路(设备)的条件。
一、二:这些销的功率输出连接负载。注:当驱动系统,它
建议2肖特基二极管和良好的开关特性(快速tRR规格)被连接到每个吗
密码,以便他们可以并行的寄生back-body二极管的输出FETs。(见第2.6节)。
PGND:权力的地面上。这是地面还连接输出FETs。返回当前从负荷流动
通过这些针。PGND内部连接到SGND通过几个欧姆的电阻。见第2.1
这个数据为更多的细节。
SC:短路的输出。如果一个条件被检测到任何输出并不是按照输入指令,
这表明短路状态和SC销走高。SC信号被理光头左右
200ns开关转换,但在高电流应用、短故障可能出现在SC针。一个高
国家对供应链的产量将不会自动关闭。SC销包括一个内部12kΩ串联电阻。
慢,再:这些施密特触发电平输入负责把相关的底部,或更低的Nchannel
输出FETs分分合合的。N-channel逻辑高转底部,一个逻辑上的FET低转偏低
N-channel FET办不到。如果1b或再高的同时,对应1或二冲程输入高、保护电路
FETs都将关闭以防止shoot-through电流,输出的阶段。保护电路也包括了一个dead-time发电机输出时滞的衬垫的同步交换的
输入信号的顶部和底部。
1大匙,令人:这些施密特触发电平输入负责把相关的顶级球队,上层Pchannel
断断续续FET输出。前P-channel逻辑高转,一个逻辑FET前P-channel FET低转动。
。
特色推荐）的PGND引脚。的去耦电容应设在尽可能靠近比
和PGND引脚尽可能。额外的电容，将需要在与引脚来处理负载电流峰值和
潜在的汽车再生。指的是应用节本手册为进一步讨论有关
旁路电容的选择。请注意，与引脚29-31只进行第一阶段的电源电流。引脚进行供应46-49
目前的期。第一阶段可在不同的操作电源电压从第2阶段。只有B及C供电引脚
（ 46-49 ）是监测欠压条件。
输出1 ，输出2 ：这些引脚输出功率连接负载。注意：当驱动感性负载，它
建议两个肖特基二极管具有良好开关特性（快速tRR规格）连接到每个
引脚，使他们在并行与寄生虫回体二极管的输出场效应管。 （见第2.6节）
PGND ：电源接地。这是返回地面连接输出场效应管。返回电流负载流动
通过这些引脚。 PGND内部连接到SGND通过性的几个欧姆。见第2.1节
这个数据表的更多细节。
资深大律师：短路输出。如果条件上检测到任何输出这是不符合输入命令，
这表明短路条件的SC引脚不用很高。常设委员会信号笼罩约
200ns转换过渡期间，但在高电流应用，故障可能会出现短期的资深大律师引脚。高
国家的资深大律师输出不会自动禁用该设备。常设委员会引脚包括一系列的内部12kΩ电阻。
第1b ， 2b干扰素：这些施密特触发逻辑电平的投入负责把相关的底部，或降低Nchannel
输出场效应管和关闭。逻辑高轮流底部N沟道场效应管的，和一个逻辑低轮流偏低
N沟道场效应管关闭。如果1B款或第2B高的同时，相应的1T或2吨投入高，保护电路
将关闭两个场效应管，以防止贯通电流对输出阶段。保护电路还包括了一个死区时间生成，死区时间插入的产出的情况下同步开关的
顶部和底部的输入信号。
1大匙，二吨：这些施密特触发逻辑电平的投入负责把相关顶端一方，或上Pchannel
场效应晶体管输出和关闭。逻辑高轮流顶端P沟道场效应管的，和一个逻辑低轮流顶端P沟道场效应管关闭。