同步清零和异步清零（置数）verilog描述上的区别是什么？

Question

如题所述

Answer 1

区别有以下两点：

异步”输入信号指和时钟信号无关，是指输入信号变为有效状态就器件的状态就改变；

“同步”输入信号和时钟信号有关，实际上输入信号和时钟信号进行了与运算或者与非运算；

现在所用的同步或异步IP核，随着材料的进步，同步IP核还可以用，但异步往往就会出现问题，这是因为材料的不同所造成的延时不同。

1.异步清零简介：

“异步”输入信号指和时钟信号无关，是指输入信号变为有效状态就器件的状态就改变，实际上输入信号和时钟信号进行了与运算或者与非运算，输入信号和时钟信号的运算结果是有效的器件的状态才会改变。

2.同步清零简介：

同步信号可以过滤掉不正确状态跳变对逻辑的影响，但是需要保证有效输入信号在时钟信号跳变钱完成跳变，否则输入信号就是无效的。