试编写一个实现3输入与非门的verilog源程序

Question

急求，大神在吗？

Answer 1

module gate3(
input a,
input b,
input c,
output y
);
assign y=~(a&b&c);
endmodule;追问

你有quartus 2 这个软件么？求仿真图！！！

追答

目前modelsim 和questasim是比较主流的仿真工具，quartus ii现在主要用来做P&R，以及支持第三方软件，旧版本里带仿真工具，三种输入组合就8种，tb里手动加吧

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