1、后端工程师的职业发展（以后端Place&Routing为例）
1）刚进入行业的新人都从跑小的模块做起，在这个阶段会了解基本的后端流程，优化方法和流片标准。
2）对于小的模块游刃有余后，可以开始做一些追求高性能，小面积，低功耗的模块，比如CPU，GPU，VPU.
3) 接下来做一些低功耗流程的单芯片，这样会熟悉一颗完整芯片所需要的功耗分析，IRDROP分析，ESD规划等等。
4) 做大项目的TOP (>30M)， 在这个阶段可以学习到模块划分，时序规划，bump routing，等大型项目当中才能遇到的问题。
5) 如果你想更进一步，就在做大项目的同时去了解封装，了解测试，了解运营，有合适的机会，就可以晋升到项目经理，负责一颗芯片从前到后的实现，生产，测试。
6) 在成功运营几颗大型芯片以后，就可以选择进入一些初创公司成为研发总监，争取成功上市。
一般这就是比较顺利的职业发展路线，需要比较好的机遇和自己的努力，一般工程师停留在4) 的阶段就很难上去了。回到AI技术，我们可以看到，到了第四级，更重要的是对项目的把握和整个项目的管理，基本也就和AI不太搭边了。 2、AI技术在后端技术中的应用 在我看来，AI在2)当中的应用场景更为广阔。实际上在我们的后端流程中，由于计算能力的限制，我们做了很多的简化，比如一个典型的例子，是在做布局时我们不会做真正的布线，我们会做一种简化的布线（global routing），希望用它的结果来指导我们布局，因为真正的布线会花费十倍以上的时间，对于我们是无法接受的。但既然使用了简化模型，简化模型和最终结果的一致性就非常的重要了，在先进工艺里面尤其困难。
在后端的物理实现中，一些复杂的步骤，比如说placement，则十分困难。要检查一致性是很容易的事情，而得到一个函数的最优解或者近似最优解是非常困难的事情，同时这个最优解的限制条件还很多，面积最小，时序最好，功耗最低，可以绕线，符合工艺摆放要求。再在比如说，布局阶段产生的Congestion往往会恶化时序Timing，并影响设计的Routability，同时导致布线时可能产生Short或Detour，那么如何选取合适的布局和布线才能减少congestion？对于EDA工具的使用者——后端工程师而言，这些算法的优化效果往往就像玄学一样，很难选取合适的搜索步长，并且多次计算结果往往并不能得到同一个解，甚至有时候得到劣解。此外，让广大后端工程师苦不堪言的是，随着摩尔定律的推进，芯片中集成的晶体管数以亿计而且还在以指数级进行增长，由此导致数据的处理时间以小时为量级。
在机器学习算法引入之前，CAD领域通常都采用启发式算法对以上问题进行求解。启发式算法尝试基于随机选择，在可接受的代价（比如计算时间和空间）下给出待解决组合优化问题的可行解。常见的启发式算法包括禁忌搜索(Taboo Search)、模拟退火(Simulated Annealing)、遗传算法(Genetic Algorithm)、人工神经网络(Artificial Neural Networks)等。各种启发式算法在优化机制方面存在着一定的差异，但在优化流程上十分相似。这些算法本身都是邻域搜索(Local Search)结构，即算法都是从一个或者一组初始解出发，在关键参数的控制下通过邻域函数产生若干个邻域解，根据一定的接受准则(比如确定性、概率性或混沌方式)来更新当前状态，而后根据当前状态调整关键参数。
