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std_logic
STD_LOGIC
与BIT有什么区别
答:
BIT只能取两个值,非1即0,而STD有9个取值.对于bit数据类型,clock'EVENT AND clock = '1'是检测信号的上升沿;
std_logic
类型的数据则不可以这样做,原因是此数据类型的取值是很多选择的.用RISING_EDGE(clock)则可以进行信号的上升沿判断.RISING_EDGE是VHDL语言在IEEE库中的标准程序包内的预定义函数...
请问VHDL里面的std_ulogic和
std_logic
各是什么意思?
答:
std_logic
是在IEEE的std_logic_1164程序包中说明的一种类型,其值的设定可以与std_u logic相同。其区别在于std_logic定义为:subtype std_logic is Resolved std_ulogic;std_logic是一个决断类型,意思是:如果一个信号有多个驱动器驱动,则调用预先定义的 决断函数以解决冲突并决定赋予信号哪个值。这...
VHDL中
std_logic
_vector与std_logic有什么区别?
答:
一、意思不同
std_logic
_vector 是标准逻辑矢量,定义的是长度大于1的变量,需要确定赋值方向 (n downto 0) or (0 downto n)。std_logic 是长度为1的逻辑。二、用法不同 std_logic_arith程序包里定义的数据转换函数:conv_std_logic_vector(A,位长)--INTEGER,SINGER,UNSIGNED转换成std_lo...
VHDL语言中
std_logic
表示什么含义?
答:
字面解释是“标准逻辑”,VHDL的一个库,包含一些数据类型和库函数,用法与作用和C语言里的头文件类似:LIBRARY IEEE;USE IEEE.
STD_LOGIC
_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;等……
求问port(I: in
std_logic
; O: out std_logic)是什么意思?
答:
port(端口名:模式 数据类型名)端口名是赋予每个外部引脚的名称。模式in是是输入,out是输出。
std_logic
是数据类型名。component 元件名 是元件例化语句。
用VHDL语言设计FPGA程序时什么时候用
std_logic
和std_logic_vector两种数 ...
答:
这个只要你稍加注意即可很好区分。当你的信号为1bit时 用
std_logic
,比如: clk:in std_logic 当你的信号为>1bit时 用std_logic,比如:qout: out std_logic_vector(7 downto 0);表示qout信号为 8bit 希望能帮到你
BIT类型与
STD_LOGIC
类型有什么区别?
答:
位(BIT)数据类型也属于枚举型,取值只能是“1”或“0”;位数据类型的数据对象(如变量、信号等)可以参与逻辑运算,运算结果仍是位数据类型。表示类属性:描述数据元表示方面的属性。包括表示词、数据类型、数据格式、值域、计量单位。管理类属性:描述数据元管理与控制方面的属性。包括状态、提交机构、...
std_logic
_vector(3 downto 1);什么意思?
答:
std_logic
_vector 是指标准逻辑矢量型,是多个std_logic型数据的组合,(3 downto 1)说明是3位的
简述VHDL语言基本结构
答:
VHDL语言通常包括库说明、实体说明、结构体说明3个部分。library ieee;use ieee.
std_logic
_1164.all; --库说明 entity dff1 is port(clk,d:in std_logic;q:out std_logic);end dff1; --实体说明 architecture rtl of dff1 is begin process(clk)begin if(clk'event and clk='1')the...
signal temp:
std_logic
_vector(1downto0);是什么意思?
答:
std_logic
_vector是一维数组,数组中的每个元素的数据类型都是std_logic型,1downto0,为定义数组中元素的个数为2,downto确定数组元素的下标从左至右递减:temp(1),temp(0)即最左边的是权值最高的位。
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