课题:多功能数字钟的设计使用verilog HDL语言答:提供一个时钟计数、设置、闹钟的verilog代码,供参考。module clock(clk,rst,set, set_typ, set_data, yr, mon, dt, hr, min, sec,alarm_en, alm_typ, alm_yr, alm_mon, alm_dt, alm_hr, alm_min, alm_sec, alarm_output);input clk,rst,set;input [2:0] set_typ; /...